基于FPGA的SRAM设计

一、不利用FPGA内部存储单元,只利用VerilogHDL硬件描述语言来设计。

分为两个部分,SRAM内核,SRAM接口。SRAM接口利用三态门使数据口具有双向(输入\输出)功能。RTL结构如下:

RTL

altera_reports

SRAM内核代码:

 

SRAM接口代码:

SRAM顶层代码:

 

modelsim仿真程序:

用modelsim仿真如下:

modelsim

二、利用VerilogHDL,调用FPGA内部存储单元

altera 内部存储单元需要时钟来驱动,但是异步sram是没有时钟的,只需把时钟接在锁相环上,利用晶振来驱动即可。sram顶层bdf图如下所示:

sram2

altera_reports2

sram内核代码:

sram接口代码:

modelsim仿真程序:

modelsim仿真结果:

(将顶层文件生成HDL语言文件后,在工程中移除bdf文件,并添加生成的HDL文件后才可仿真)

modelsim2

利用ARM测试:

综合后,连接上LPC1788 EMC(外部存储器控制器)接口上,经过测试可以正常读写。

6 Comments

  1. 静水流深

    看不懂啊,太高大上了!

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  2. 旅行者

    既搞硬件又搞软件啊

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    • 一念花开

      @旅行者 : 硬件搞的不多,大部分时间都在搞C语言,还需要不断的学习

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  3. 微魔部落,便宜VPS

    路过学习,虽然看不懂写的是什么。。。

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  4. 厦门心佳馨

    哇 很高深

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  5. 书脊广告位

    完全不知道博主写什么。。。

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